截至2025年，全球半导体产业先进制程技术竞赛已迈入1.4nm时代，但是目前的主战场集中在2纳米及以下工艺节点。主要竞争玩家有下方四位，台积电、三星、英特尔，以及半路杀出的日本Rapidus，各厂商在技术推进、市场布局和战略调整方面均面临新的变数和挑战。

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1.4纳米延期背后：三星先进制程的“进击”与“取舍”

三星电子正积极调整并集中资源冲刺GAA架构的2纳米工艺，公司目标于2025年实现大规模量产。作为第二代GAA（Gate-All-Around）晶体管技术，三星SF2旨在提供更优异的性能与能效，据悉目前该制程良率已达40%。为此，三星晶圆代工事业部已在华城S3生产线新增2纳米产能（月产7000片），并通过部分3纳米产线升级加速SF2的生产爬坡。据悉，三星SF2初期将优先服务于自家的Exynos 2600处理器等移动芯片，随后扩展至高性能计算（HPC）和汽车电子领域。

在3纳米（SF3）工艺方面，三星虽于2022年率先量产基于GAA技术，但初期良率表现曾引发市场疑虑，影响了高端客户获取。进入2024年末至2025年，三星官方持续强调其SF3E（3纳米增强版）及后续版本良率已显著改善并趋于稳定。公司正积极争取包括谷歌（Tensor系列）、高通、联发科在内的客户订单，旨在提升3纳米家族的产能利用率和客户多元化。然而，市场对初期良率的疑虑并未完全消除，部分高端订单流向仍是焦点。

值得关注的是，近期三星对更先进节点战略进行了调整。2025年6月，在“SAFE Forum 2025”上，三星宣布将1.4纳米（14A）工艺的量产目标推迟至2029年，较原计划延后两年，且1.4纳米测试线建设亦已暂缓。此举表明三星在评估当前市场与自身产能/良率优化压力后，采取了更为审慎的策略，可能优先集中资源确保2纳米节点的成功。

尽管逻辑先进制程代工面临挑战，三星在高端封装技术和存储芯片领域保持其强势地位。近期，关于三星在高带宽内存（HBM）的动态频繁，公司正积极发展I-Cube（2.5D集成）和FOPLP（扇出型面板级封装）等先进封装方案。三星期望通过提供从晶圆代工到存储、再到先进封装的“一站式”解决方案，提升对AI芯片客户的吸引力，以此策略性弥补其在代工市场份额上的劣势。

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英特尔IDM2.0的深度较量，先进制程的“矛”与“盾”

目前，英特尔在兑现五年四节点（5N4Y）计划上进展显著，关键技术与节点量产按部就班。但英特尔的晶圆代工业务在商业化和市场竞争中却面临严峻挑战。

20A工艺（2纳米级）作为英特尔首个导入RibbonFET（全环栅晶体管）和PowerVia（背面供电）技术的节点，已于2024年末/2025年初达制造准备状态，并为Arrow Lake CPU计算瓦片开始生产爬坡，标志着英特尔革新性技术进入实际生产。

18A工艺（1.8纳米级）被视为英特尔冲击领先地位的决定性节点，目标2025年下半年为Panther Lake笔记本处理器进行生产爬坡。最新市场数据显示，18A良率进展显著，正按计划达大规模制造要求，相较Intel 3可提供25%性能提升或36%功耗降低，同时密度提高约30%。RibbonFET提供精准栅极控制，PowerVia则显著提升晶体管密度并优化信号传输，对AI/HPC芯片至关重要。

而在外部合作方面，英特尔已确认获得微软等重要18A工艺订单，并与联华电子（UMC）扩大合作，考虑在亚利桑那州工厂生产12纳米、14纳米、22纳米和28纳米节点，拓展代工业务多节点布局。此外，英特尔是ASML High-NA EUV光刻机全球首个客户，首台设备已于2023年末运抵研发基地，为18A及未来节点提供关键支持。其在Foveros Direct 3D封装和EMIB等先进封装技术上持续投入，广泛应用于Meteor Lake、Arrow Lake等产品，先进封装业务有望2025年下半年贡献收入，并致力于2030年实现万亿晶体管系统，构筑差异化吸引力。

尽管取得了上述进展，英特尔首席执行官陈立武7月14日在内部讲话坦承，英特尔已跌出全球头部半导体厂商之列，公司面临严峻技术和财务挑战。

据TrendForce集邦咨询数据显示，2025年第一季度台积电以67.6%份额主导，三星7.7%，中芯国际6.0%，英特尔代工甚至未入前十，凸显巨大追赶压力。

路透社报道称，陈立武可能停止向外部销售Intel 18A，转而聚焦14A，尽管其未直接证实，但陈立武强调，目前优先确保18A内部使用稳定。

英特尔下一代14A工艺预计2028年量产，届时将与台积电1.4纳米工艺同期或更早竞争，风险犹存。战略上，英特尔承认追赶英伟达在AI模型训练领域为时已晚，转而聚焦边缘人工智能和自主人工智能。此外，英特尔部分未来产品（如Nova Lake-S客户端CPU计算瓦片）已在台积电2纳米工艺上流片，反映其混合制造策略及短期对外依赖。

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Rapidus：2纳米先进制程取得实质性进展

日本国家队半导体企业Rapidus其核心目标是力争在2027年实现2纳米芯片的量产，这家由日本政府和包括丰田、索尼、NTT等八大公司共同投资的企业，正以高强度投入，试图在极短时间内缩小与全球领先厂商的技术差距。

近日，Rapidus宣布其在2纳米先进制程的推进上已取得实质性进展。该公司已成功在其位于北海道千岁市的IIM-1工厂原型化了2纳米全环栅（GAA）晶体管芯片，并完成了首批测试晶圆的电学特性测试，标志着其向2纳米量产目标迈出了关键一步。

Rapidus总裁小池淳义（Atsuyoshi Koike）透露，这项进展得益于极紫外（EUV）光刻设备的迅速安装和启用。据悉，Rapidus于2024年12月接收了其首台EUV光刻机，并在约三个月后的2025年4月1日便成功完成了EUV曝光。公司计划在其先进芯片工厂总共安装10台EUV设备，以支持2027年的大规模量产目标。此外，Rapidus还与西门子、Cadence、Quest Global等设计工具和工程服务公司建立了战略合作，共同开发2纳米解决方案，并计划在2025财年结束前向客户交付工艺设计套件（PDK），以便客户开始设计相关芯片。

据悉，Rapidus的战略定位并非与台积电、三星等巨头进行全面的大批量标准化芯片代工竞争。相反，公司计划专注于高附加值、小批量、多品种的定制化半导体。Rapidus董事长东哲郎曾指出，未来的半导体市场将从通用型芯片转向针对特定应用场景优化设计的专用芯片，尤其在机器人、自动驾驶、远程医疗以及生成式AI等领域

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台积电：先进制程领跑，全球版图再扩张

台积电在先进制程领域的领导地位持续巩固，体现在各工艺节点的稳健推进与下一代技术的超前部署上。

2025年第二季度财报显示，台积电营收达300.7亿美元，同比大增44.4%。 其中，7纳米及以下先进工艺营收占比高达74%，凸显技术主导力。具体而言，3纳米制程贡献了24%的晶圆销售额，5纳米制程占36%，7纳米制程则占14%，主要得益于AI及高性能计算（HPC）需求的持续强劲。

2纳米（N2）工艺正按计划于2025年下半年量产。台积电总裁魏哲家指出，尽管N2尚未贡献营收，但受惠于智能手机和HPC应用驱动，N2前两年的新开案数量预计将高于3/5纳米前两年的总和。行业消息进一步显示，面对2纳米供应严重吃紧，台积电正大幅扩产，目标将2纳米月产能由今年底的4万片大增1.5倍至2026年的10万片，并有望在2027年再翻一倍至20万片。业界推估，最快2027年，2纳米有望成为台积电7纳米以下先进制程中，产能规模最大的节点。另外，为进一步提升性能和功耗，台积电计划推出N2系列延伸版N2P，预计2026年下半年量产。

台积电的A16（1.6纳米）工艺，其中的“A”代表“埃米”（Angstrom），标志着公司进入晶体管微缩的新时代，侧重于系统级性能优化。A16的核心创新在于引入Super PowerRail（SPR）背面供电技术。SPR尤其适用于需要高电流密度和高效能传输的AI加速器和高性能计算（HPC）芯片，能显著降低IR压降（电压下降）并提升电源效率。A16工艺计划于2026年下半年量产，相较于N2P，A16有望在相同功耗下提升8%-10%的速度，或在相同速度下降低15%-20%的功耗，同时逻辑密度增加7%-10%。

A14（1.4纳米级）则是台积电规划的下一代先进逻辑制程技术，也是埃米时代的进一步演进。该工艺将在A16的基础上，继续通过创新提供更快的计算速度和更高的能效，旨在推动人工智能转型。据魏哲家透露，A14目前开发进度良好，零组件性能和良率改善均达到或超前计划，预计2028年量产。与N2制程相比，A14有望在相同功耗下，提升达15%的速度；或在相同速度下，降低达30%的功率，同时逻辑密度增加超过20%。A14将巩固台积电在最尖端计算领域的领先地位。

在产能布局上，台积电积极扩展其全球制造版图。魏哲家透露，未来几年内台积电将在中国台湾地区建设11座晶圆厂与4座先进封装厂，并于新竹与高雄两地展开2纳米布局，强化本土根基。

美国建厂方面，台积电在亚利桑那州规划建设6座先进晶圆厂、2座先进封装厂和1个研发中心，总资本支出预计将超过1650亿美元。目前，第一座晶圆厂已开始生产4纳米芯片；第二座3纳米晶圆厂已完成建设，为配合客户需求正加速建厂，量产时程有望提前几个季度；采用2纳米和A16技术的第三座晶圆厂也已开始建设。魏哲家进一步指出，第四座晶圆厂预计采用N2和A16制程；第五与第六座晶圆厂将采用更先进制程，建设进度将依据市场需求而定。而在日本，熊本一期工厂已投产，二期也在建设中，计划投资200亿美元。

面对AI芯片对异构集成和高带宽的迫切需求，台积电的先进封装技术已成为其保持竞争优势的关键。

台积电的3DFabric™平台，包含CoWoS®、InFO和SoIC®等前端及后端技术，提供从晶圆级到系统级封装的完整解决方案。在AI芯片领域，CoWoS技术需求激增，台积电正显著扩大其CoWoS产能，预计2026年先进封装产能将翻倍。CoWoS-S型封装已被英伟达等主要AI芯片客户广泛采用，未来还将向CoWoS-L型过渡，以支持更复杂的AI芯片设计。SoIC®（芯粒堆叠）技术也已进入第二年量产，进一步提升AI芯片集成度和性能。

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光刻机战略分歧：先进制程主要竞争者在高端光刻机策略上的异同

在最尖端光刻技术应用上，晶圆代工龙头台积电、英特尔、三星，以及新入局的日本Rapidus展现出各具特色的战略选择。尽管台积电已大规模部署并依靠ASML现有的低数值孔径（Low-NA）EUV光刻机生产3纳米和2纳米等先进制程芯片，并占据全球EUV设备的主导地位，但面对ASML最新、性能更强但同时造价高达3.7亿至4亿美元一台的高数值孔径（High-NA）EUV光刻机，各方态度不一。

High-NA EUV光刻机（型号如EXE:5000/EXE:5200）凭借其0.55的更高数值孔径，理论上能够刻画出更为精细的电路图案，实现更高的晶体管密度，代表着半导体制造技术的未来演进方向。然而，单台设备高昂的成本及其在现有大规模生产流程中集成的复杂性与不确定性，无疑将对未来芯片的制造成本和量产稳定性构成显著挑战。

英特尔作为ASML High-NA EUV的全球首个客户，已于2023年底/2024年初率先接收并开始部署该设备。英特尔将High-NA EUV视为其在14A及未来更先进节点研发中的关键工具，寄望以此加速其制程技术的追赶步伐，并重夺行业领导地位，显示其激进的重返领先战略。

作为另一大晶圆代工巨头，三星亦被报道已订购High-NA EUV光刻机，但其部署节奏可能相对审慎，有望将其High-NA EUV应用于其1.4纳米（14A）甚至更靠后的节点，以确保技术成熟度和成本效益。

此外，由日本主要科技企业和政府共同支持的新公司Rapidus，目标是在2027年前实现2纳米芯片的量产，为此已明确表示将采购High-NA EUV设备，以期跳跃式发展，迅速缩小与行业领导者的技术差距。

台积电对此持更为审慎的评估态度。台积电高级副总裁张晓强（Kevin Zhang）曾明确表示，公司正在深入评估High-NA EUV应用于未来制程节点的成本效益和可扩展性。他指出，对于台积电的A16甚至A14工艺，目前并没有“迫切”大规模导入High-NA EUV设备的需求。

台积电深信，通过持续精进现有技术，公司仍能达到未来制程节点所需的性能和密度目标。首先，极致优化现有Low-NA EUV技术是其重要方向。台积电致力于通过不断提升现有0.33数值孔径EUV设备的生产效率、精度和良率，最大限度地发挥现有投资潜能，从而最大化投资回报并有效延展其技术生命周期。

其次，台积电更侧重于融合颠覆性工艺创新，而非仅仅依赖光刻设备的更新迭代。一个显著的例证便是在A16工艺中引入的背面供电（Super PowerRail）技术。这项创新通过优化芯片内部的电源传输路径，有效提升了晶体管密度和电源效率，从而在不完全依赖下一代光刻技术的前提下，实现了显著的性能和功耗优势。

另外，台积电奉行严格控制良率与风险的策略。该公司秉持其一贯的稳健作风，避免在成熟度不足、风险边界较高的新技术大规模导入中盲目冒进。High-NA EUV作为一项全新且高度复杂的设备，其大规模集成需要大量的验证和调试时间，可能显著延长良率爬坡期并增加成本。台积电似乎更推崇通过“先求稳、再求快”的策略，旨在缩短风险试产周期，确保快速实现大规模量产和稳定的市场交付，从而维护其在全球晶圆代工领域的领先地位。

尽管当前台积电不急于大规模采用High-NA EUV，但这并不意味着其完全排除未来使用的可能性。台积电可能会在High-NA技术更为成熟、成本效益更优，或其现有技术无法满足未来极高密度需求时，再考虑将其导入更远期的制程节点。

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